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AS3642
Datasheet - E l e c t r i c a l C h a r a c t e r i s t i c s
Table 3. Electrical Characteristics (Continued)
Symbol
Parameter
Condition
Min
Typ
Max
Unit
C I/O
I/O Capacitance
(SDA, SCL)
10
pF
Figure 3. I C interface Timing Diagram
1. Limited to max. 5V due to overvoltage protection circuit on pin VOUT
2. Due to slope compensation of the current limit, I LIMIT changes with duty cycle - see Figure 16 on page 9 .
3. Due to the architecture (the supply of the AS3642 is connected to the output VOUT), the undervoltage lockout
is only detected when the DCDC converter is not switching
4. The logic input levels V IH and V IL allow for 1.8V supplied driving circuit (70%/30% of 1.8V)
5. After this period, the first clock pulse is generated.
6. A device must internally provide a hold time of at least 300ns for the SDA signal (referred to the V IHMIN of the
SCL signal) to bridge the undefined region of the falling edge of SCL.
7. A fast-mode device can be used in a standard-mode system, but the requirement t SU:DAT = to 250ns must then
be met. This is automatically the case if the device does not stretch the LOW period of the SCL signal. If such a
device does stretch the LOW period of the SCL signal, it must output the next data bit to the SDA line t R max +
t SU:DAT = 1000 + 250 = 1250ns before the SCL line is released.
Timing Diagrams
2
SDA
t BUF
t LOW
SCL
t R
t F
t HD:STA
t HD:STA
t SU:STA
t SU:STO
STOP START
t HD:DAT
t HIGH
t SU:DAT
REPEATED
START
www.austriamicrosystems.com/AS3642
1.2-2
6 - 26
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